CIC дециматор

Автоматизированное проектирование CIC дециматоров: от поведенческой модели до Verilog кода

В современной цифровой обработке сигналов особое место занимают эффективные и ресурсоэкономичные архитектуры фильтров, среди которых CIC (Cascaded Integrator-Comb) фильтры выделяются благодаря своей уникальной способности выполнять децимацию и интерполяцию без использования умножителей. Данная статья представляет комплексный подход к проектированию CIC дециматоров с автоматизированной генерацией структуры фильтра и интеллектуальным управлением валидными сигналами, завершающимся генерацией аппаратно-ориентированного Verilog кода.

Методология проектирования CIC дециматоров в нашем примере разбита на три последовательных этапа, образующих полный цикл от концепции до аппаратной реализации:

1. Автоматическая генерация структуры фильтра
Алгоритм автоматически создает иерархическую архитектуру CIC фильтра по заданным параметрам (порядок, децимация, разрядность). Автоматизация устраняет ошибки ручного проектирования и сокращает время разработки.

2. Интеллектуальное управление валидными сигналами
Подсистема Gen_valid генерирует тактовые сигналы валидации, синхронизированные с процессами децимации. Архитектура включает счетчик с коэффициентом децимации, логику формирования импульсов и механизм управления фильтром через сигнал Enable.

3. Генерация Verilog кода из модельного описания
Процесс трансформации поведенческой модели в аппаратное описание на языке Verilog включает преобразование математических операций в аппаратные блоки, генерацию регистров и интерфейсов ввода-вывода с оптимизацией по быстродействию и ресурсоемкости, ниже показан верхний уровень модели из которой мы генерируем код.

Теперь перейдём к реализации, код ниже задаёт базовые параметры CIC фильтра: генерирует уникальное имя модели, определяет путь для сохранения файла, устанавливает коэффициент децимации R=5 и формат фиксированной точки 16 бит с 14 дробными разрядами.

Далее создадим базовую структуру CIC фильтра.
Сначала создаётся новая модель с входным и выходным портом, устанавливается формат фиксированной точки. Затем добавляется интеграторная секция, состоящая из сумматора и блока задержки, соединённых в обратную связь для реализации интегрирования. Далее в цикле создаются каскады единичных задержек, количество которых соответствует коэффициенту децимации R=5. Комбинаторная часть формируется добавлением сумматора, который соединяет выход интегратора с выходом последней задержки для реализации дифференцирования. После формирования полной структуры фильтра модель сохраняется в файл и загружается обратно для дальнейшей работы.

Ниже представлена функция запускает модель CIC фильтра, она проверяет, загружена ли модель, открывает или загружает её, выполняет симуляцию и возвращает результаты, далее мы извлекаем результаты симуляции:

• Valid_out - сигнал валидации (активен раз в 5 тактов)
• Data_out - выходные данные (только валидные отсчёты)
• Data_CIC - все данные фильтра

И строим два графика:

1. Сравнение Data_out и Data_CIC - показывает эффект децимации
2. Сигнал Valid_out - демонстрирует периодичность валидации

На первом графике видны нулевые значения между валидными отсчётами, что подтверждает корректность работы дециматора.

Теперь сгенерируем код.

По результатам мы видим, что сгенерирован корректный аппаратный код CIC дециматора 5-го порядка. Архитектура реализована иерархически с главным модулем, интегрирующим CIC фильтр и генератор валидных сигналов. Система энергоэффективна - фильтр активируется только при валидных данных, используется формат фиксированной точки 16 бит с 14 дробными разрядами. Реализована децимация 5:1 с валидным импульсом раз в 5 тактов. Структура оптимизирована - отсутствуют умножения, только операции сложения и вычитания. Код готов для синтеза в ПЛИС и полностью соответствует исходной модели.

Чтобы убедиться в работоспособности фильтра, нами был написан простой тест:

module tb_cic;
  reg clock;
  reg reset;
  wire valid_out;
  wire [15:0] data_out;
  
  reg [15:0] data_in;
  reg valid_in;
  
  real real_output_value;
  
  integer results_file;
  integer sim_log;
  
  integer clock_count = 0;
  integer sample_count = 0;
  
  cic_5_CIC_decim dut (
    .clock(clock),
    .reset(reset),
    .io_Data_in(data_in),
    .io_Valid_in(valid_in),
    .io_Valid_out(valid_out),
    .io_Data_out(data_out)
  );
  
  always @(*) begin
    real_output_value = $itor($signed(data_out)) / 16384.0;
  end
  
  always #5 clock = ~clock;
  
  always @(posedge clock) begin
    if (!reset) clock_count <= clock_count + 1;
  end
  
  initial begin
    clock = 0;
    reset = 1;
    data_in = 16'h2000;
    valid_in = 1;
    
    results_file = $fopen("results.txt", "w");
    sim_log = $fopen("simulation.log", "w");
    
    $fdisplay(results_file, "Clock\tSample\tValid_out\tData_hex\tData_float");
    $fdisplay(sim_log, "Начало симуляции CIC дециматора");
    
    #20 reset = 0;
    $fdisplay(sim_log, "\text{Сброс} \text{снят} \text{в} time = %0d", $time);
    
    #1000;
    $fdisplay(sim_log, "Завершение симуляции. Всего тактов: %0d, Валидных выходов: %0d", 
              clock_count, sample_count);
    $fclose(results_file);
    $fclose(sim_log);
    $finish;
  end
  
  always @(posedge clock) begin
    if (!reset) begin
      if (clock_count == 10) data_in = 16'h4000;
      else if (clock_count == 20) data_in = 16'h6000;
      else if (clock_count == 30) data_in = 16'h2000;
      else if (clock_count == 40) data_in = 16'h0000;
    end
  end
  
  always @(posedge clock) begin
    if (!reset) begin
      if (valid_out) begin
        sample_count = sample_count + 1;
        $fdisplay(results_file, "%0d\t%0d\t%d\t\t%h\t\t%0.4f", 
                  clock_count, sample_count, valid_out, data_out, real_output_value);
        $fdisplay(sim_log, "Valid выход @ такт %0d: data=%h (float=%0.4f)", 
                  clock_count, data_out, real_output_value);
      end
      
      if (clock_count > 10 && valid_out) begin
        if ((clock_count % 5) != 0) begin
          $fdisplay(sim_log, "ОШИБКА: valid_out=1 в такте %0d (должен быть каждый 5-й такт)", clock_count);
        end
      end
      
      if (sample_count >= 50) begin
        $fdisplay(sim_log, "Достигнуто 50 валидных выходов. Завершение.");
        $fclose(results_file);
        $fclose(sim_log);
        $finish;
      end
    end
  end
  
  initial begin
    #10;
    forever begin
      @(posedge clock);
      if (!reset) begin
        if ($time > 100 && $time < 200) begin
          $fdisplay(sim_log, "Такт %0d: valid_in=%d, valid_out=%d, data_in=%h", 
                    clock_count, valid_in, valid_out, data_in);
        end
      end
    end
  end
  
endmodule

Тестирование подтвердило корректную работу CIC дециматора 5-го порядка. Система функционирует нормально, о чём свидетельствуют полученные результаты. Децимация работает согласно заданному коэффициенту 5:1 - за 100 тактов моделирования получено 20 валидных выходных отсчётов, что соответствует ожидаемому значению. Выходные данные не нулевые, что подтверждает работоспособность фильтра и передачу сигнала через всю цепочку обработки.

Корректность валидных сигналов подтверждается периодичностью их активации - сигнал valid_out активируется каждый 5-й такт, как и задумано в архитектуре дециматора. График выходных значений демонстрирует ожидаемую прогрессию от 1.0 до 8.0, что соответствует работе интегратора, накапливающего входные данные.

Вывод

Полученные результаты подтверждают, что CIC фильтр 5-го порядка функционирует корректно, децимация с коэффициентом 5:1 реализована правильно, структура интеграторов и комбинаторов обрабатывает данные в соответствии с теоретическими ожиданиями, а генератор валидных сигналов работает исправно.

Система готова к использованию в реальных приложениях цифровой обработки сигналов, можно переходить к более сложным тестам с различными типами входных сигналов для полной верификации рабочих характеристик.