Генерация Verilog в Engee

// Тестбенч для Icarus Verilog: модуль model_triangle_S_triangle,
// сгенерированный Engee из подсистемы S_triangle модели model_triangle.
// Входы и выход в формате fixdt(1, 16, 8): значение = целое / 256.
module tb_triangle;
reg clk = 0;
reg rst = 1;
reg [15:0] a = 5<<8;
reg [15:0] h = 4<<8;
wire [15:0] S;

model_triangle_S_triangle dut (
    .clock(clk),
    .reset(rst),
    .io_a(a),
    .io_h(h),
    .io_S(S)
);

always #5 clk = ~clk;

initial begin
    #20 rst = 0;
    #6; // a=5, h=4
    $display("a=5, h=4: S=%0.2f", $itor($signed(S))/256.0);
    a = 7<<8;
    h = 3<<8;
    #10; // a=7, h=3
    $display("a=7, h=3: S=%0.2f", $itor($signed(S))/256.0);
    a = 10<<8;
    h = 6<<8;
    #10; // a=10, h=6
    $display("a=10, h=6: S=%0.2f", $itor($signed(S))/256.0);
    #10 $finish;
end

endmodule