UHD

Структурная схема PL UHD указана на рисунке.

Физический уровень 1G ethernet работает на частоте 125 МГц, SFP ethernet — 156.25 МГц. Сетевые пакеты поступают на переключатель данных физического уровня, затем в блоке UHD sfp_wrapper происходит фильтрация входных пакетов: CHDR пакеты, предназначенные для RFNOC, проходят предварительную обработку в виде отбрасывания ethernet/IP полей и отправляются в сторону блока UHD_core. Остальные сетевые пакеты, например, шировещательная рассылка для поиска SDR, запросы получения логов через get_log_buf, служебные пакеты ssh и прочие, отправляются без изменений на DMA UHD. Эти пакеты обрабатываются процессором с помощью драйвера nixge (NI XGE Ethernet controller) и используются либо UHD сервером, либо операционной системой/пользователем.

Блок UHD_core — это модуль e320_core из состава стандартной сборки E320 на основе проекта 1G, содержащий ключевой блок RFNOC, который в свою очередь состоит из:

Основная логика блока работает на частоте 200 МГц, управление — на 40 МГц. Готовые выходные IQ отсчеты UHD_core с полосой 30.72 МГц интерполируются IP-ядром DUCex с фиксированным коэффициентом интерполяции, равным 16, преобразуются в полосу 491.52 МГц и затем через переключатель данных TCP/UHD и DDR конвертер отправляются на трансивер. Аналогичный путь проходят принятые IQ отсчеты с трансивера в сторону UHD_core с тем отличием, что фиксированный коэффициент децимации равен 8. Также в приемном тракте находятся блоки АРУ — AGCex, по одному на каждый приемный канал.

Базовые адреса блоков приведены в таблице.