Timer

Поведенческая модель интегральной схемы таймера.

Тип: AcausalElectricPowerSystems.IntegratedCircuits.Timer

Путь в библиотеке:

/Physical Modeling/Electrical/Integrated Circuits/Timer

Описание

Блок Timer представляет собой поведенческую модель интегральной схемы таймера, такой как NE555.

На следующем рисунке представлена структура реализации блока:

timer 1

Параметр Potential divider component resistance задает значения трех резисторов, образующих делитель напряжения. Два входа компаратора имеют бесконечное входное сопротивление и нулевую входную емкость. Блок S-R Latch обеспечивает функциональность защелки с установкой и сбросом. Он включает выходной конденсатор и резистор со значениями, установленными в соответствии со значением параметра Propagation delay. Блок моделирует инвертор выходного каскада с помощью блока CMOS NOT. Выходное сопротивление, низкоуровневое выходное напряжение и высокоуровневое выходное напряжение для КМОП-вентиля задаются в окне настроек блока Timer. Элементный коммутатор аппроксимирует биполярный NPN-транзистор на реальном таймере как переключатель с заданными значениями сопротивления при прямом включении и выключении.

Допущения и ограничения

Поведение описывается абстрактно. Результаты не так точны, как при использовании модели на уровне транзисторов.
Задержка в ответ на изменение входных сигналов зависит исключительно от постоянной времени RC резисторно-конденсаторной цепи на выходе защелки. На практике задержка имеет более сложную зависимость от структуры устройства. Установите это значение, исходя из времени нарастания и спада выходного импульса.
Падение выходного напряжения является линейной функцией выходного тока. На практике это соотношение соответствует двухтактной паре биполярных транзисторов.
Используемая в блоке схема управляемого переключателя представляет собой приближение к схеме с открытым коллектором.
Источник питания подключается внутри компонента, и предполагается, что контакт GND заземлен.

Порты