Документация Engee

PFD

Частотно-фазовый детектор (ЧФД), который сравнивает фазу и частоту двух сигналов.

Тип: SubSystem

Путь в библиотеке:

/Mixed-Signal/PLL/Building Blocks/PFD

Описание

Блок PFD формирует два выходных импульса с разными коэффициентами заполнения. Разница в коэффициентах заполнения пропорциональна разнице фаз между входными сигналами. В схемах синтезаторов частот, таких как системы фазовой автоподстройки частоты (ФАПЧ), блок PFD сравнивает фазу и частоту опорного сигнала и сигнала, генерируемого блоком Кольцевой VCO, и определяет фазовую ошибку.

Порты

Вход

# reference — частота опорного сигнала
скаляр

Details

Входной порт, который передает опорную частоту для определения фазовой ошибки.

Типы данных

Float64

Поддержка комплексных чисел

Нет

# feedback — частота обратного сигнала
скаляр

Details

Входной порт, который передает частоту обратного сигнала для определения фазовой ошибки. В системе ФАПЧ выходной сигнал Кольцевой VCO, проходящий через делитель тактовой частоты, поступает обратно через порт feedback на PFD.

Типы данных

Float64

Поддержка комплексных чисел

Нет

Выход

# up — передаваемая частота опорного сигнала
скаляр

Details

Выходной порт, передающий частоту опорного сигнала. Разница в коэффициентах заполнения сигналов в портах up и down пропорциональна разности фаз между сигналами в портах reference и feedback.

Типы данных

Float64

Поддержка комплексных чисел

Нет

# down — передаваемая частота обратного сигнала
скаляр

Details

Выходной порт, передающий частоту обратного сигнала. Разница в коэффициентах заполнения сигналов в портах up и down пропорциональна разности фаз между сигналами в портах reference и feedback.

Типы данных

Float64

Поддержка комплексных чисел

Нет

Параметры

Параметры

# Компенсация мёртвой зоны — задержка, добавляемая для активного выхода вблизи нулевого смещения фазы

Details

Задержка, добавляемая для активного выхода вблизи нулевого смещения фазы, задается как положительный вещественный скаляр в секундах. Зона нечувствительности — это полоса смещения фазы вблизи нулевого смещения фазы, для которой выходной сигнал ЧФД пренебрежимо мал.

Значение по умолчанию

30e-12

Имя для программного использования

DeadbandCompensation

Настраиваемый

Нет

Вычисляемый

Да

# Включить увеличенный размер буфера — увеличение размера буфера

Details

Установите этот флажок, чтобы включить увеличение размера буфера во время моделирования. Это увеличит размер буфера блоков Переменная задержка импульса и Логическое решение внутри блока PFD. По умолчанию этот флажок снят.

Значение по умолчанию

false (выключено)

Имя для программного использования

ExtraBuffer

Настраиваемый

Нет

Вычисляемый

Да

Дополнительно

Внутри маски

Details

Блок PFD состоит из двух синхронных D-триггеров (D Flip-Flop). Опорный и обратный сигналы, поступающие на соответствующие порты, служат триггером. Выходы двух триггеров проходят через схему И-НЕТ (NAND), которая служит сигналом сброса. Задержка импульса после схемы И-НЕТ вводится с помощью блока Переменная задержка импульса для компенсации зоны нечувствительности.

Литература

  1. Banerjee, Dean. PLL Performance, Simulation and Design. Indianapolis, IN: Dog Ear Publishing, 2006.