Fractional Clock Divider with Accumulator
Делитель тактовой частоты, который делит частоту входного сигнала на дробное число.
Тип: SubSystem
|
Путь в библиотеке: |
Описание
Блок Fractional Clock Divider with Accumulator делит частоту входного сигнала на настраиваемое дробное значение , которое передается на порт div by. По сравнению с блоком Single Modulus Prescaler, блок Fractional Clock Divider with Accumulator помогает достичь узкого интервала между каналами, который может быть меньше опорной частоты системы фазовой автоподстройки частоты (ФАПЧ).
Порты
Вход
#
clk in
—
входная тактовая частота
скаляр
Details
Входная тактовая частота, заданная как скаляр. В системе ФАПЧ порт clk in подключен к выходному порту блока Ring Oscillator VCO.
| Типы данных |
|
| Поддержка комплексных чисел |
Нет |
#
div by
—
отношение выходной и входной тактовой частоты
скаляр
Details
Отношение выходной и входной тактовой частоты, заданное как дробный скаляр.
Значение на порту div by разделяется на две части: целую часть и дробную часть .
| Типы данных |
|
| Поддержка комплексных чисел |
Нет |
Выход
#
clk out
—
выходная тактовая частота
скаляр
Details
Выходная тактовая частота, возвращаемая в виде скаляра. В системе ФАПЧ порт clk out подключен к входу обратной связи блока PFD. Выходной сигнал порта clk out представляет собой последовательность прямоугольных импульсов амплитудой 1 В.
| Типы данных |
|
| Поддержка комплексных чисел |
Нет |
#
state
—
запись дробного пропущенного импульса
скаляр
Details
Запись дробного пропущенного импульса. Значение порта state увеличивается на с каждым восходящим фронтом значения clk out предыдущего цикла. Всякий раз, когда значение порта state превышает 1, происходит переполнение, и значение порта carry устанавливается равным 1.
| Типы данных |
|
| Поддержка комплексных чисел |
Нет |
#
carry
—
активация функции подавления импульсов при переполнении порта state
0 (по умолчанию) | 1
Details
Выходной порт, активирующий функцию подавления импульсов при переполнении значения на порту state. Удаление импульсов аналогично делению входной частоты на вместо .
| Типы данных |
|
| Поддержка комплексных чисел |
Нет |
Параметры
Parameters
# Enable increased buffer size — увеличение размера буфера
Details
Установите этот флажок, чтобы включить увеличение размера буфера во время моделирования. Это увеличит размер буфера блока Logic Decision внутри блока Fractional Clock Divider with Accumulator. По умолчанию этот флажок снят.
| Значение по умолчанию |
|
| Имя для программного использования |
|
| Настраиваемый |
Нет |
| Вычисляемый |
Да |
# Buffer size — количество отсчетов входной буферизации, доступных во время моделирования
Details
Количество отсчетов входной буферизации, доступных во время моделирования, заданное как положительный целочисленный скаляр. Это значение задает размер буфера для блока Logic Decision внутри блока Fractional Clock Divider with Accumulator.
Выбор различных решателей моделирования или выборочных стратегий может изменить количество входных отсчетов, необходимых для получения точного выходного отсчета. Установите размер буфера достаточно большим, чтобы входной буфер содержал все необходимые входные отсчеты.
Зависимости
Чтобы использовать этот параметр, установите флажок Enable increased buffer size.
| Значение по умолчанию |
|
| Имя для программного использования |
|
| Настраиваемый |
Нет |
| Вычисляемый |
Да |
Дополнительно
Внутри маски
Details
Блок Fractional Clock Divider with Accumulator содержит три подсистемы: дробный аккумулятор, устройство подавления импульсов и блок Single Modulus Prescaler.
Когда блок впервые получает входной сигнал, блок Single Modulus Prescaler делит входной сигнал на целую часть значения порта div by. Дробная часть сохраняется в порту state подсистемы дробного аккумулятора.
Подсистема дробного аккумулятора обновляет значение порта state с каждым восходящим фронтом, полученным портом clk out в предыдущем цикле. Когда значение порта state превышает 1, происходит переполнение, и значение, выдаваемое портом carry, изменяется на 1.
Порт carry активирует устройство подавления импульсов и удаляет один импульс из сигнала clk in. Это похоже на деление входного сигнала на множитель , что позволяет получить общее дробное деление.
