Fractional Clock Divider with DSM

Делитель тактовой частоты на основе дельта-сигма модулятора.

Тип: SubSystem

$fractional clock divider with dsm$

Путь в библиотеке:

/Mixed-Signal/PLL/Building Blocks/Fractional Clock Divider with DSM

Описание

Используя метод дельта-сигма ( ) модуляции, блок Fractional Clock Divider with DSM уменьшает основные дробные паразитные составляющие, расширяя диапазон, в котором изменяется значение на порту div by. Этот блок позволяет осуществлять дельта-сигма модуляцию до 4-го порядка.

Порты

Вход

# clk in — входная тактовая частота
скаляр

Details

Входная тактовая частота, которую необходимо разделить, заданная как скаляр. В системе фазовой автоподстройки частоты (ФАПЧ) порт clk in подключен к выходному порту блока Ring Oscillator VCO.

Типы данных	`Float64`
Поддержка комплексных чисел	Нет

# div by — отношение выходной и входной тактовых частот
скаляр

Details

Отношение выходной и входной тактовых частот, заданное как дробный скаляр. Значение на порту div by разделяется на две части: целую часть и дробную часть .

Для дельта-сигма модулятора -го порядка значение на порту div by достигается путем изменения между различными целыми значениями.

Для дельта-сигма модулятора -го порядка используйте значение на порту div by.

Типы данных	`Float64`
Поддержка комплексных чисел	Нет

Выход

# clk out — выходная тактовая частота
скаляр

Details

Выходная тактовая частота, возвращаемая в виде скаляра. В системе ФАПЧ порт clk out подключен к входу обратной связи блока PFD. Выходной сигнал порта clk out представляет собой последовательность прямоугольных импульсов амплитудой 1 В.

Типы данных	`Float64`
Поддержка комплексных чисел	Нет

Параметры

Parameters

# Delta Sigma Modulator order — порядок дельта-сигма модулятора
1st order | 2nd order | 3rd order | 4th order

Details

Порядок дельта-сигма модулятора.

Для дельта-сигма модулятора -го порядка значение на порту div by достигается путем изменения значения счетчика между различными значениями. Порядок модулятора определяет диапазон значений, на которые будет делиться сигнал на порту clk in, обеспечивая эффект деления, аналогичный значению на порту div by.

Значения	`1st order` \| `2nd order` \| `3rd order` \| `4th order`
Значение по умолчанию	`3rd order`
Имя для программного использования	`dsm_order`
Настраиваемый	Нет
Вычисляемый	Да

# Enable increased buffer size — увеличение размера буфера

Details

Установите этот флажок, чтобы включить увеличение размера буфера во время моделирования. Это увеличит размер буфера блока Logic Decision внутри блока Fractional Clock Divider with DSM. По умолчанию этот флажок снят.

Значение по умолчанию	`false (выключено)`
Имя для программного использования	`enbl_buffer_size`
Настраиваемый	Нет
Вычисляемый	Да

# Buffer size — количество отсчетов входной буферизации, доступных во время моделирования

Details

Количество отсчетов входной буферизации, доступных во время моделирования, заданное как положительный целочисленный скаляр. Это значение задает размер буфера для блока Logic Decision внутри блока Fractional Clock Divider with DSM.

Выбор различных решателей моделирования или выборочных стратегий может изменить количество входных отсчетов, необходимых для получения точного выходного отсчета. Установите размер буфера достаточно большим, чтобы входной буфер содержал все необходимые входные отсчеты.

Зависимости

Чтобы использовать этот параметр, установите флажок Enable increased buffer size.

Значение по умолчанию	`1000`
Имя для программного использования	`buffer_size`
Настраиваемый	Нет
Вычисляемый	Да

Дополнительно

Внутри маски

Details

Блок подсистемы Fractional Clock Divider with DSM состоит из четырех дельта-сигма модуляторов от первого до четвертого порядков, инкапсулированных в вариантную подсистему DSM Selector. Выходной сигнал DSM Selector управляет блоком Single Modulus Prescaler. При заданном значении параметра Delta Sigma Modulator order активируется соответствующий дельта-сигма модулятор.

Порядок модулятора определяет диапазон, в котором изменяется значение счетчика . Для дельта-сигма модулятора -го порядка значение изменяется в пределах различных значений. Это изменение достигается путем интегрирования изменений в дробной части по сравнению с предыдущим циклом и квантования дифференциальных изменений.

Общая форма передаточной функции для дельта-сигма модулятора -го порядка:

где

— выходной сигнал модулятора;
— входной сигнал модулятора;
— ошибка квантования.

Значение вычисляется путем вычитания значения входного сигнала в текущем цикле из его значения в предыдущем цикле. Другими словами, представляет собой форму цифрового высокочастотного фильтра.

Модуляторы более высокого порядка уменьшают основные дробные паразитные составляющие, чередуя в более широком диапазоне целочисленных значений. В результате дробные паразитные составляющие смещаются на более высокие частоты в частотном спектре и могут быть отфильтрованы более эффективно с помощью фильтра в петле ФАПЧ.

Например, если активирован дельта-сигма модулятор третьего порядка, изменяется в пределах 8 различных значений, которые могут варьироваться от до .

Последовательность дельта-сигма модулятора
Порядок модулятора	Диапазон	Последовательность модулятора
1-й	`0, 1`
2-й	`−1, 0, 1, 2`
3-й	`−3, −2, −1, 0, 1, 2, 3, 4`
4-й	`−7, −6, …, 7, 8`

Литература

Miller, B. and Conley, R.J., A Multiple Modulator Fractional Divider. IEEE Transactions on Instrumentation and Measurement, vol. 40, no. 3, 1991, pp. 578–583.