While Iterator Subsystem

在当前时间步长期间重复执行直到布尔表达式为true的子系统。

类型: SubSystem

图书馆中的路径:

/Basic/Ports & Subsystems/While Iterator Subsystem

资料描述

座 While Iterator Subsystem 是预先配置的块。 Subsystem，旨在创建一个子系统，该子系统在仿真步骤期间重复执行，直到满足逻辑条件。执行由块控制 While Iterator 子系统内部。

while iterator subsystem 1

使用块 While Iterator Subsystem 用于建模目的:

# 集成电路 — 初始逻辑条件
标量,标量

Details

区块放置 While Iterator 块相连接 In1 在子系统模块中，将此外部输入端口添加到模块中。

数据类型	`漂浮物16`, `漂浮物32`, `漂浮64`, `Int8`, `Int16`, `Int32`, `Int64`, `UInt8`, `UInt16`, `UInt32`, `UInt64`, `布尔`
复数支持	非也。

# 在1 — 到子系统的输入信号
标量,标量 | 向量资料 | 矩阵

Details

区块放置 In1 子系统增加一个外部输入端口。端口标签与块名称匹配。 In1.

使用块 In1 以接收来自本地环境的信号。

数据类型	`漂浮物16`, `漂浮物32`, `漂浮64`, `Int8`, `Int16`, `Int32`, `Int64`, `UInt8`, `UInt16`, `UInt32`, `UInt64`, `布尔`
复数支持	非也。

# 出1 — 来自子系统的输出信号
标量,标量 | 向量资料 | 矩阵

Details

区块放置 Out1 子系统增加一个外部输出端口。端口标签与块名称匹配。 Out1.

使用块 Out1 以向本地环境发送信号。

数据类型	`漂浮物16`, `漂浮物32`, `漂浮64`, `Int8`, `Int16`, `Int32`, `Int64`, `UInt8`, `UInt16`, `UInt32`, `UInt64`, `布尔`
复数支持	非也。

C 代码生成: 是

Verilog 代码生成：是