Discrete Shift Register

串行输入和并行输出的移位寄存器的实现。

模块类型: SubSystem

库中的路径:

/Physical Modeling/Electrical/Control/General Control/Discrete Shift Register

资料描述

座 Discrete Shift Register 输出包含最新的向量 N 输入信号计数。如果在输入端接收到多个信号，则该单元输出最后一个 N 按以下顺序对每个信号进行采样:

Out = [u1(k), u1(k−1), u1(k−2), u1(k−3), u2(k), u2(k−1), u2(k−2), u2(k−3)]

此示例显示了包含两个信号的输入信号的块的输出信号，由 u1 和 u2，和计数的数量 N=4，由索引从 k 以前 k − 3. 输出向量的维数为 4 × 2 = 8.

# u(k) — 的输入信号
标量,标量 | 向量资料

Details

指定为标量或矢量的输入信号。

数据类型	`漂浮64`
复数支持	非也。

# 出 — 的输出信号
向量资料

Details

作为矢量返回的输出信号。

数据类型	`漂浮64`
复数支持	非也。

# Number of samples N: — 计数数目

Details

指定寄存器的计数（或步骤）数。最小值 — 1. 默认值 — 32.

# Initial inputs: — 计数的初始值

Details

指定初始值 N − 1 时间前的计数 0. 输入与输入信号大小相同的标量或矢量。

# Sample time: — 计算步骤之间的间隔

Details

以秒为单位指定块的采样周期。