Fractional Clock Divider with Accumulator

将输入信号的频率除以小数的时钟分频器。

模块类型: SubSystem

$fractional clock divider with accumulator$

库中的路径:

/Mixed-Signal/PLL/Building Blocks/Fractional Clock Divider with Accumulator

资料描述

座 Fractional Clock Divider with Accumulator 将输入信号的频率除以一个可配置的小数值，其通过*端口传输到*div。块相比 Single Modulus Prescaler,块 Fractional Clock Divider with Accumulator 有助于实现窄通道间距，其可能小于锁相频率响应(PLL)系统的参考频率。

港口

输入

# clk在 — 输入时钟频率
标量,标量

Details

输入时钟频率，设置为标量。在PLL系统中，clk in*端口连接到块的输出端口 *Ring Oscillator VCO.

数据类型	`漂浮64`
复数支持	非也。

# 分区 — 输出和输入时钟频率之比
标量,标量

Details

输出和输入时钟频率之比，设置为小数标量。

端口*div by*上的值分为两部分：整个部分和小数部分 .

数据类型	`漂浮64`
复数支持	非也。

输出

# clk出 — 输出时钟频率
标量,标量

Details

输出时钟频率，作为标量返回。在PLL系统中，clk out*端口连接到单元的反馈输入 *PFD. *Clk out*端口的输出信号是矩形脉冲序列，其幅度为 1 V.

数据类型	`漂浮64`
复数支持	非也。

# 国家 — 记录分数未命中脉冲
标量,标量

Details

记录分数错过的脉冲。 *状态*端口的值增加随着上一周期的*clk out*值的每个上升沿。每当*state*端口的值超过 1，发生溢出，*进位*端口的值设置为 1.

数据类型	`漂浮64`
复数支持	非也。

# 携带 — 在端口溢出*状态下激活脉冲抑制功能*
0 （默认情况下）| 1

Details

*状态*端口上的值溢出时激活脉冲抑制功能的输出端口。脉冲去除类似于将输入频率除以而不是 .

数据类型	`布尔`
复数支持	非也。

参数

# Enable increased buffer size — 增加缓冲区大小

Details

选择此选项可在仿真期间启用缓冲区大小增加。这将增加块缓冲区大小。 Logic Decision*在街区内 *Fractional Clock Divider with Accumulator . 默认情况下，此选项未选中。

默认值	`false (关掉)`
程序使用名称	`enbl_buffer_size`
可调谐	无
可计算	是

# Buffer size — 仿真期间可用的输入缓冲样本数

Details

仿真期间可用的输入缓冲样本数，设置为正整数标量。此值设置块的缓冲区大小。 Logic Decision*在街区内 *Fractional Clock Divider with Accumulator .

选择不同的仿真求解器或采样策略可以改变获得精确输出样本所需的输入样本数量。将缓冲区大小设置得足够大，以便输入缓冲区包含所有必要的输入样本。

依赖关系

若要使用此选项，请选中此框 Enable increased buffer size .

默认值	`1000`
程序使用名称	`buffer_size`
可调谐	无
可计算	是

此外

面具内

Details

座 Fractional Clock Divider with Accumulator 包含三个子系统：一个分数电池，一个脉冲抑制装置和一个块 Single Modulus Prescaler.

当单元首先接收到输入信号时，单元 Single Modulus Prescaler*将输入信号分成一个整体部分端口值*div by。小数部分它存储在分数累加器子系统的*状态*端口中。

分数累加器子系统用*clk out*端口在上一个周期中接收到的每个上升沿更新*state*端口的值。当*state*端口的值超过 1，发生溢出，*进位*端口输出的值变为 1.

*进位*端口激活脉冲抑制装置并从*clk in*信号中移除一个脉冲。这就像将输入信号除以乘法器一样。，这可以让你得到一个共同的分数除法。

$fractional clock divider with accumulator cn$

文学作品

最好的，罗兰E.Phase-Locked Loop。繝ｼ繝ｫ縺ｧ縺呐, 2003.