Документация Engee

Enable

Создание входного порта для подсистемы.

Тип: EnablePort

Путь в библиотеке:

/Basic/Ports & Subsystems/Enable

Описание

Блок Enable позволяет внешнему сигналу управлять выполнением подсистемы. Чтобы использовать этот блок, добавьте его в блок подсистемы Subsystem.

Добавление в подсистему блока Enable создает активируемую подсистему enabled subsystem.

Добавление в подсистему обоих блоков Enable и Trigger создает триггируемую и активируемую подсистему triggered enabled subsystem.

Порты

Выход

# OUT_1 — внешний сигнал разрешения для подсистемы
скаляр

Details

Cигнал разрешения входит в специальный порт и передается внутрь подсистемы.

Зависимости

Чтобы использовать этот порт, установите флажок Show output port.

Типы данных

Float64

Поддержка комплексных чисел

Да

Параметры

Основные

# Statesописание отсутствует
held | reset

Details

описание отсутствует

Значения

held | reset

Значение по умолчанию

held

Имя для программного использования

StatesWhenEnabling

Настраиваемый

Нет

Вычисляемый

Нет

# Show output port — управление отображением выходного порта для сигнала разрешения

Details

Выходной порт передает сигнал разрешения, подключенный снаружи к внешнему блоку Subsystem, который содержит блок Enable.

Установите этот флажок, чтобы отобразить выходной порт на блоке Enable. Выбор этого параметра позволяет подсистеме обрабатывать сигнал разрешения.

Значение по умолчанию

false (выключено)

Имя для программного использования

ShowOutputPort

Настраиваемый

Нет

Вычисляемый

Нет

Генерация Verilog кода

В текущей реализации поддерживается только режим held, при котором подсистема сохраняет состояние регистров между активациями.

Сгенерированный из активируемой подсистемы Verilog-модуль включает дополнительный вход enable. Обновление состояний регистров (последовательная логика) происходит только при enable = 1. Комбинаторная логика вычисляется постоянно.

Данный подход является синхронным и обеспечивает следующие преимущества:

  • Более производительный и чистый Verilog-код;

  • Отсутствие необходимости сохранять предыдущие состояния комбинаторной логики при enable = 0.

Сигнал enable функционирует как сигнал valid:

  • При enable = 0 выходные значения могут изменяться и являются недействительными;

  • При enable = 1 выходные сигналы гарантированно корректны и соответствуют результатам симуляции.

При верификации могут наблюдаться расхождения между сгенерированным кодом и симуляцией при enable = 0. Однако при enable = 1 выходные значения полностью совпадают с результатами симуляции.

Дополнительные возможности

Генерация Си кода: Да