Порт активации
Создание входного порта для подсистемы.
Тип: EnablePort
|
Путь в библиотеке: |
Описание
Блок Порт активации позволяет внешнему сигналу управлять выполнением подсистемы. Чтобы использовать этот блок, добавьте его в блок подсистемы Подсистема.
Добавление в подсистему блока Порт активации создает активируемую подсистему 
.
Добавление в подсистему обоих блоков Порт активации и Порт триггера создает триггируемую и активируемую подсистему 
.
Порты
Выход
#
OUT_1
—
внешний сигнал разрешения для подсистемы
скаляр
Details
Cигнал разрешения входит в специальный порт и передается внутрь подсистемы.
Зависимости
Чтобы использовать этот порт, установите флажок Показать выходной порт.
| Типы данных |
|
| Поддержка комплексных чисел |
Да |
Параметры
Основные
#
States —
описание отсутствует
held | reset
Details
описание отсутствует
| Значения |
|
| Значение по умолчанию |
|
| Имя для программного использования |
|
| Настраиваемый |
Нет |
| Вычисляемый |
Нет |
# Показать выходной порт — управление отображением выходного порта для сигнала разрешения
Details
Выходной порт передает сигнал разрешения, подключенный снаружи к внешнему блоку Подсистема, который содержит блок Порт активации.
Установите этот флажок, чтобы отобразить выходной порт на блоке Порт активации. Выбор этого параметра позволяет подсистеме обрабатывать сигнал разрешения.
| Значение по умолчанию |
|
| Имя для программного использования |
|
| Настраиваемый |
Нет |
| Вычисляемый |
Нет |
Генерация Verilog кода
В текущей реализации поддерживается только режим held, при котором подсистема сохраняет состояние регистров между активациями.
Сгенерированный из активируемой подсистемы Verilog-модуль включает дополнительный вход enable. Обновление состояний регистров (последовательная логика) происходит только при enable = 1. Комбинаторная логика вычисляется постоянно.
Данный подход является синхронным и обеспечивает следующие преимущества:
-
Более производительный и чистый Verilog-код;
-
Отсутствие необходимости сохранять предыдущие состояния комбинаторной логики при
enable = 0.
Сигнал enable функционирует как сигнал valid:
-
При
enable = 0выходные значения могут изменяться и являются недействительными; -
При
enable = 1выходные сигналы гарантированно корректны и соответствуют результатам симуляции.
При верификации могут наблюдаться расхождения между сгенерированным кодом и симуляцией при enable = 0. Однако при enable = 1 выходные значения полностью совпадают с результатами симуляции.