While Iterator Subsystem 在当前时间步长期间重复执行直到布尔表达式为true的子系统。 类型: SubSystem 图书馆中的路径: /Basic/Ports & Subsystems/While Iterator Subsystem 资料描述 座 While Iterator Subsystem 是预先配置的块。 子系统，旨在创建一个子系统，该子系统在仿真步骤期间重复执行，直到满足逻辑条件。 执行由块控制 迭代器 子系统内部。 使用块 While Iterator Subsystem 用于建模目的: 循环的等效流程图 而 或 做-而; 经过多次迭代后收敛到更精确的解的迭代算法。 港口 输入 # 集成电路 — 初始逻辑条件 标量,标量 Details 区块放置 迭代器 块相连接 中1 在子系统模块中，将此外部输入端口添加到模块中。 数据类型 漂浮物16, 漂浮物32, 漂浮64, Int8, Int16, Int32, Int64, UInt8, UInt16, UInt32, UInt64, 布尔 复数支持 非也。 # 在1 — 到子系统的输入信号 标量,标量 | 向量资料 | 矩阵 Details 区块放置 中1 子系统增加一个外部输入端口。 端口标签与块名称匹配。 中1. 使用块 中1 以接收来自本地环境的信号。 数据类型 漂浮物16, 漂浮物32, 漂浮64, Int8, Int16, Int32, Int64, UInt8, UInt16, UInt32, UInt64, 布尔 复数支持 非也。 输出 # 出1 — 来自子系统的输出信号 标量,标量 | 向量资料 | 矩阵 Details 区块放置 输出1 子系统增加一个外部输出端口。 端口标签与块名称匹配。 输出1. 使用块 输出1 以向本地环境发送信号。 数据类型 漂浮物16, 漂浮物32, 漂浮64, Int8, Int16, Int32, Int64, UInt8, UInt16, UInt32, UInt64, 布尔 复数支持 非也。 连结 工程模型架构的实际工作 附加选项 C 代码生成: 是 Verilog 代码生成：是
