Fractional Clock Divider with DSM

基于delta sigma调制器的时钟分频器。

模块类型: SubSystem

$fractional clock divider with dsm$

库中的路径:

/Mixed-Signal/PLL/Building Blocks/Fractional Clock Divider with DSM

资料描述

使用delta sigma方法（）调制，块 Fractional Clock Divider with DSM 减少了主要的分数寄生成分，扩大了*div by*端口上的值变化的范围。这个单元允许delta sigma调制到4阶。

港口

输入

# clk在 — 输入时钟频率
标量,标量

Details

将被划分的输入时钟频率设置为标量。在锁相频率(PLL)系统中，clk in*端口连接到单元的输出端口 *环形振荡器压控振荡器.

数据类型	`漂浮64`
复数支持	非也。

# 分区 — 输出和输入时钟频率之比
标量,标量

Details

输出和输入时钟频率之比，设置为小数标量。意义在端口上，*div by*分为两部分：整个部分和小数部分 .

对于Delta sigma调制器 *Div by*端口上的th阶值是通过改变来实现的之间不同的整数值。

对于Delta sigma调制器 -th顺序，使用值在*div by*端口上。

数据类型	`漂浮64`
复数支持	非也。

输出

# clk出 — 输出时钟频率
标量,标量

Details

输出时钟频率，作为标量返回。在PLL系统中，clk out*端口连接到单元的反馈输入 *PFD. *Clk out*端口的输出信号是矩形脉冲序列，其幅度为 1 V.

数据类型	`漂浮64`
复数支持	非也。

参数

Parameters

# Delta Sigma Modulator order — Delta sigma调制器的阶数
1st order | 2nd order | 3rd order | 4th order

Details

Delta sigma调制器的阶数。

对于Delta sigma调制器 *Div by*端口上的th阶值是通过改变计数器值来实现的之间不同的值。调制器的顺序决定了*clk in*端口上的信号将被划分到的值的范围，提供了类似于在*div by*端口上。

值	`1st order` \| `2nd order` \| `3rd order` \| `4th order`
默认值	`3rd order`
程序使用名称	`dsm_order`
可调谐	无
可计算	是

# Enable increased buffer size — 增加缓冲区大小

Details

选择此选项可在仿真期间启用缓冲区大小增加。这将增加块缓冲区大小。 逻辑判断*在街区内 *Fractional Clock Divider with DSM . 默认情况下，此选项未选中。

默认值	`false (关掉)`
程序使用名称	`enbl_buffer_size`
可调谐	无
可计算	是

# Buffer size — 仿真期间可用的输入缓冲样本数

Details

仿真期间可用的输入缓冲样本数，设置为正整数标量。此值设置块的缓冲区大小。 逻辑判断*在街区内 *Fractional Clock Divider with DSM .

选择不同的仿真求解器或采样策略可以改变获得精确输出样本所需的输入样本数量。将缓冲区大小设置得足够大，以便输入缓冲区包含所有必要的输入样本。

依赖关系

若要使用此选项，请选中此框 Enable increased buffer size .

默认值	`1000`
程序使用名称	`buffer_size`
可调谐	无
可计算	是

此外

面具内

Details

子系统块 Fractional Clock Divider with DSM 由四个delta sigma调制器组成，从第一阶到第四阶，封装在变体子系统*DSM选择器*中。 DSM选择器*的输出信号控制单元 *单模预分频器. 具有指定的参数值 Delta Sigma Modulator order 相应的delta sigma调制器被激活。

调制器的顺序确定计数器值变化的范围。 . 对于Delta sigma调制器 -订单价值内变化不同的值。这种变化是通过对小数部分的变化进行积分来实现的。相比于前一周期和量化的差分变化。

Delta sigma调制器传递函数的一般形式 -顺序:

哪里

-调制器的输出信号;
-调制器的输入信号;
-量化误差。

意义通过减去输入信号的值来计算在当前周期中从其在前一个周期中的值开始。换句话说, 它是数字高通滤波器的一种形式。

高阶调制器通过交替减少主要分数寄生成分于更宽范围的整数值。结果，分数寄生分量在频谱中被转移到更高的频率，并且可以使用PLL环路中的滤波器更有效地滤除。

例如，如果三阶三角积分调制器被激活, 它在8个不同的值内变化，可以从以前 .

Delta Sigma调制器序列
调制器顺序	范围	序列调制器
第一届	`0, 1`
第二届	`−1, 0, 1, 2`
第3回	`−3, −2, −1, 0, 1, 2, 3, 4`
第4回	`−7, −6, …, 7, 8`

文学作品

Miller，B.和Conley，R.J.，A Multiple Modulator Fractional Divider. IEEE Transactions on Instrumentation and Measurement,vol. 40，no.3，1991，第578-583页。